2010.05 Kombajn sygnałowy DDS, Projekty AVT
[ Pobierz całość w formacie PDF ]
Projekty AVT
2941
Kombajn sygnałowy DDS
Prezentowany układ jest rozwinięciem wcześ-
niejszego projektu Autora pt. Generator sygna-
łowy DDS, opublikowanego w EdW 7, 8/2008.
DDS to całkowicie cyfrowa metoda bez-
pośredniej syntezy przebiegów analogowych
o częstotliwości od DC do kilkuset mega-
herców. Metoda ta zapewnia bardzo wysoką
stabilność generowanej częstotliwości (taką
jak stabilność generatora wzorcowego) oraz
przestrajanie z dokładnością do ułamków Hz.
Scalone układy syntezy DDS są w pełni pro-
gramowalne, zatem częstotliwość, amplituda
oraz faza generowanego sygnału mogą być
dowolnie zmieniane poprzez układy sterujące
np. mikroprocesor.
Układy DDS integrujące w swojej struk-
turze wszystkie bloki niezbędne do generacji
sygnałów stały się alternatywą dla analogowych
syntezerów opartych o pętle synchronizacji fa-
zowej, zapewniając bardzo szybkie przestraja-
nie w bardzo szerokim zakresie częstotliwości,
w pełni cyfrową regulację amplitudy, fazy oraz
częstotliwości generowanego sygnału. Układy te
nie wymagają kalibracji, strojenia oraz są znacz-
nie mniej wrażliwe na zmiany temperatury niż
standardowe analogowe rozwiązania. Wszystkie
syntezy DDS umieszczone są w miniaturowych
obudowach SMD zajmując tym samym mało
miejsca na płytkach drukowanych. Układy te
mogą także pełnić funkcję źródeł sygnałów ze-
garowych. Wiele syntezerów DDS posiada wbu-
dowany wewnętrzny szybki komparator, który
może służyć do generacji sygnału prostokątnego
z sygnału sinusoidalnego.
Obecnie największym producentem ukła-
dów DDS jest fi rma Analog-Devices posia-
dająca w swojej ofercie kil-
kanaście typów syntez DDS
(
.
Koncepcję praktycznej re-
alizacji modulatora oraz gene-
ratora przedstawia
rysunek 1
.
Konstrukcja modułowa
zapewniła łatwiejsze urucha-
mianie modelu. Dodatkowo
błędy bądź uszkodzenie da-
nego bloku funkcjonalnego
nie pociąga za sobą konieczności wymiany
całej elektroniki, a tylko określonego frag-
mentu. Dwa główne bloki urządzenia to układ
syntezy DDS, oparty na układzie AD9854
oraz układ sterowania wykorzystujący proce-
sor ARM AT91SAM7S64.
Układ AD9854 jest układem bezpośred-
niej syntezy cyfrowej DDS zawierającym
wszystkie niezbędne bloki do generacji syg-
nału aproksymującego sinusoidę. Maksy-
malna częstotliwość taktowania układu wy-
nosi 300MHz dla wersji w obudowie TQFP
thermal slug. Obudowa ta wyposażona jest
we wkładkę radiatorową, którą należy przy-
lutować do pola masy na płytce drukowanej.
Druga wersja tego samego układu nie zawie-
ra wkładki radiatorowej, co ogranicza moc
strat układu oraz częstotliwość taktowania do
200MHz. Układ AD9854 ma dwa zintegro-
wane przetworniki DAC o rozdzielczości 12
bitów każdy (kanał I oraz Q w przypadku wy-
korzystania układu jako generatora kwadratu-
rowego). Kanał Q może zostać odłączony od
rdzenia DDS a wartość prądu wyjściowego
tego kanału będzie zależna od zawartości re-
jestru o adresie 0x0B. Umożliwia to generację
innych sygnałów poprzez sekwencyjne wpi-
sywanie do tego rejestru wartości próbek syg-
nału. W modelu zostało to wykorzystane do
generowania sygnałów arbitralnych, których
przebieg jest opisany funkcją matematyczną.
Układ wymaga zasilania napięciem 3,3V o
wydajności prądowej minimum 800mA.
Programowanie może odbywać się w
trybie równoległym oraz szeregowym. Tryb
równoległy umożliwia transfer danych do
syntezy z szybkością
do 100MHz, tryb sze-
regowy maksymalnie
10MHz. Wybór try-
bu pracy następuje
poprzez pin 70 (S/P
SELECT). Połączenie
tego pinu z napięciem
VDD włącza tryb rów-
noległy, połączenie
z masą – tryb szere-
gowy. Inne szczegóły dotyczące tego układu
można znaleźć w Internecie.
Mikroprocesor wykorzystany do stero-
wania układem to AT91SAM7S64. Jest to
procesor z rdzeniem ARM 7-TDMI. Wybór
tego układu był podyktowany chęcią uzyska-
nia możliwie dużej szybkości pracy (56MHz)
oraz liczby pamięci programu (64kB). Także
znacznie większa, w stosunku do procesorów
AVR, szybkość przetworników ADC układu
pozwoliła na sprzętową realizację modulacji
analogowych o paśmie częstotliwości sięgają-
cym kilku kHz. Początkowo układ wyposażo-
ny był w mikroprocesor AVR ATmega8. Nie-
stety, szybkość działania przetworników ADC
nie była wystarczająca do uzyskania sensow-
nego pasma przenoszenia toru analogowego.
Procesor wymaga dołączenia minimal-
nej liczby komponentów związanych z jego
działaniem, głównie kondensatorów fi ltrują-
cych zasilanie. Dodatkowymi elementami są
rezonator kwarcowy oraz kondensatory bocz-
nikujące rezonator. Rezonator ustala częstotli-
wość wewnętrznego oscylatora, która następ-
nie może zostać powielona w wewnętrznym
układzie PLL. Do pinu 39 (NRST) można
dołączyć scalony układ resetu (supervisor).
Pin 55 umożliwia wykasowanie wewnętrznej
pamięci programu. Do pinu 63 (PLLRC) nale-
ży dołączyć fi ltr PLL składający się z dwóch
rezystorów oraz kondensatora. Wartości tych
elementów powinny być dostosowane do czę-
stotliwości pracy układu oraz czasu potrzeb-
nym do zsynchronizowania się pętli (start-up
time). Producent na stronie internetowej udo-
stępnia gotowy plik Excela (xls), który służy
do obliczeń wartości tych elementów. Układ
umieszczony jest w obudowie LQFP oraz
QFN z 64 wyprowadzeniami.
Blok syntezy DDS.
Schemat układu syntezy
DDS przedstawia
rysunek 2
. Układ AD9854
to układ scalony syntezy DDS, generujący
przebieg sinusoidalny oraz arbitralny. Przebieg
aproksymujący sinusoidę występuje na wyjściu
Iout1 oraz Iout1B (piny 48 i 49). Wyjścia te są
komplementarne i oba wymagają rezystorów
zamykających (R8, R11). Przebieg arbitralny
Rys. 1
Elektronika dla Wszystkich Maj 2010
Maj 2010
15
Projekty AVT
TC1264 3,3V
QG1
występuje na wyjściu
Iout2 oraz Iout2B.
Także przebiegi wy-
stępujące na tych pi-
nach są przesunięte o
180 stopni i wymagają
rezystorów zamykają-
cych (R9, R10).
Do obu wyjść syn-
tezy dołączone są fi ltry
eliptyczne 7. rzędu,
zbudowane na ele-
mentach L2-L7 oraz
C17-C32. Źródłem
sygnału zegarowego
jest generator kwar-
cowy QG1 o często-
tliwości 28,322MHz.
Częstotliwość ta zosta-
je powielona w bloku
pętli PLL układu US1.
Stopień powielenia zo-
stał zaprogramowany
na 11 razy, zatem czę-
stotliwość taktowania
układu US1 wynosi
311,542MHz. Jest to
więcej niż zalecana
przez producenta czę-
stotliwość taktowania.
Skutkiem przetakto-
wania jest większe grzanie się układu (pobór
prądu i moc strat są silnie zależne od częstotli-
wości taktowania oraz częstotliwości sygnału
wyjściowego). Nie powoduje to nieprawidłowo-
ści w działaniu syntezy DDS, a umożliwia gene-
rację przebiegów o większych częstotliwościach
(w modelu ponad 120MHz). Warto zaznaczyć,
że od jakości sygnału zegarowego (stabilność
długo- i krótkoterminowa, szumy fazowe, jitter)
zależy jakość sygnału wyjściowego syntezy.
Gniazda oznaczone jako FSK oraz S-K
służą do modulacji binarnej sygnału genero-
wanego poprzez syntezę DDS. Gniazdo FSK
umożliwia modulację dwuwartościową FSK
(z rampą lub bez) oraz modulację BPSK.
Gniazdo S-K umożliwia realizację modula-
cji OOK z rampą. W obu przypadkach czas
narastania rampy (czyli liniowej zmiany czę-
stotliwości dla FSK lub amplitudy dla OOK)
jest kontrolowany poprzez oprogramowanie.
Oba wejścia przystosowane są do pracy z syg-
nałami TTL dzięki dzielnikom R1–R2 oraz
R3–R4. Sygnały przekraczające dwukrotnie
poziom napięcia zasilania (tj. 6,6V) nie spo-
wodują uszkodzenia układu, ale powodują
przewodzenie diod ochrony ESD układu US1,
praca w takich warunkach nie jest zalecana.
Nie powinno się zatem przekraczać napięcia
6Vpp na tych gniazdach. Sygnał ten oczywi-
ście powinien być unipolarny.
Gniazdo CON łączy płytkę syntezy DDS
z mikroprocesorowym układem sterowania.
Początkowo układ sterowania oparty był o
mikroprocesor AVR zasilany napięciem 5V,
X1-1
IN OUT
1
4
VCC
C
33
C
34
GND
C
35
C
36
8
C4
X1-2
IC1
100n 220u
100n 47u
7
GND
OUT
10n
L
2
L3
L4
X2
47nH 47nH 47nH
C15
C
7
C
8
C
9
C
11
C
12
C
19
C
20 C21 C22
47u
10n 10n 2.2n
100n 100n
22p 22p 22p 22p
1
AVDD7
60
D7
AGND9
2
58
D6
(NC4)
3
D5
(NC3)
57
4
D4
DAC-R-SET
56
5
55
D3
DACBP
C16
C
5
C
6
C
10
C13
C
14
6
54
C3
D2
AVDD6
7
53
D1
AGND8
47u
10n 10n
2.2n
100n 100n
8
52
10n
D0
IOUT2
9
51
DVDD0
IOUT2B
1
0
50
DVDD1
AVDD5
5
1
1
1
49
DGND0
IOUT1B
12
DGND1
IOUT1
48
R9
R
12
13
(NC1)
AGND7
47
14
46
A5
AGND6
15
45
2.2k
A4
AGND5
5
16
44
R
13
A3
AVDD4
4
17
43
A2/IO-RESET
VIN-NEG
3
18
42
2.2k
A1/SDO
VIN-POS
2
19
41
R
14
A0/SDIO
AGND4
1
2
0
I/O-UD-CLK
2.2k
CON
R
15
EP
P$
1
2.2k
L
5
L6
L7
X3
47nH 47nH 47nH
C
23
C
24
C
25
C
26
22p 22p 22p 22p
R
1
FSK
R
3
S-K
1
2
1
2
L
1
Rys. 3
33k
33k
3,3V
100u
C1
C2
Rys. 2
0,3V
10n
10n
D1
R
stąd obecność rezystorów R12–R15. Ich zada-
niem była konwersja napięcia 5V na napięcie
ok 3,6V. Ideę konwersji przedstawia
rysunek
3
. Tego typu sposób nie jest zalecany, ale czę-
sto stosowany ze względu na prostotę wyko-
nania.
Układ programowany jest oczywiście w
sposób szeregowy z wykorzystaniem sygnału
zegara (WRB/SCLK, pin 21) oraz synchro-
nicznymi danymi (A0/SDIO, pin 19). Piny
danych interfejsu równoległego zostały dołą-
czone do masy (piny od 1 do 8). Elementy R6,
R7, C4 tworzą fi ltr wewnętrznej pętli PLL.
Rezystor R5 wyznacza prąd referencyjny
wewnętrznych przetworników DAC. Dalsze
szczegóły można znaleźć w nocie katalogo-
wej układu AD9854. Kondensator C3 popra-
wia współczynnik SFDR, można go nie mon-
tować, godząc się na większe zniekształcenia
sygnału (gorszy SFDR).
Część cyfrowa ukła-
du zasilana jest z napięcia
+3V3, ale odseparowana
jest od części analogowej
poprzez dławik 100μH
L1. Dodatkowo duża
liczba kondensatorów
SMD o pojemnościach od 100nF do 2,2nF
ma zapewnić skuteczną fi ltrację składowej
zmiennej z szyn zasilania w szerokim zakre-
sie częstotliwości. Jest to niezmiernie ważne
w przypadku cyfrowych układów pracujących
przy dużych częstotliwościach. Układ IC1 jest
stabilizatorem napięcia LDO (o niskim spad-
ku napięcia). Na-
pięcie wyjściowe
tego stabilizatora to
3,3V, maksymalny
prąd obciążenia to
800mA. Układ syntezy wymaga zasilania w
granicach 4V–6V (maksymalne napięcie pra-
cy IC1). Wydajność prądowa układu zasilania
nie powinna być mniejsza od 1A, ze względu
na znaczny pobór prądu przez pracującą syn-
tezę DDS (ok. 800mA, zależnie od częstotli-
wości wyjściowej).
Filtr eliptyczny.
Ma on za zadanie stłumić
wyższe harmoniczne sygnału generowanego
przez syntezę DDS. Schemat zastosowane-
go fi ltru eliptycznego przedstawia
rysunek
4
. Filtr ten jest fi ltrem dolnoprzepustowym
siódmego rzędu, dopasowanym obustronnie
do impedancji 50Ω. Charakterystyka amplitu-
dowa tego fi ltru pokazana
jest na
rysunku 5
.
Filtr został zaprojekto-
wany i przeanalizowany w
programie RFSim. Proce-
dura projektowania zakła-
5V
A
D9854
3,6V
D2
10pF
16,8pF
20pF
50R
47nH
47nH
47nH
50R
22pF
22pF
22pF
22pF
Rys. 4
Rys. 5
16
Maj 2010
59
Projekty AVT
3
2
1
10k
C
25
R9
TMS
TDI
JTAG
10n
47
0
1
2
+5V
NRS
T
3
4
IC1
R17
5
6
+5V
7
8
55
52
ERASE
PA31/NPCS1/PCK2
9
1
0
40
42
T2
TC1264 3,3V
TC1264 3,3V
TST
PA30/IRQ1/NPCS2
11
12
NRST
39
41
BC557
/NRST
PA29/RI1/TCLK2
13
14
38
IN OUT
PA28/DSR1/TCLK1
1.5
k
15
1
6
37
T
X1
X1-3
PA27/DTR1/TIOB2
C
15
C
13
GND
17
1
8
TDI
3
3
TDI
PA26/DCD1/TIOA2
26
R7
C
14
X1-1
IC2
19
20
TMS
51
TMS
PA25/CTS1/PWM2
25
100n
TCK
5
3
23
zas
220u
TCK
PA24/RTS1/PWM1
47u
TDO
4
9
15
TDO
PA23/SCK1/PWM0
50
14
TX1
RX1
T1
JTAGSEL
PA22/TXD1/NPCS3
11
RS232
PA21/RXD1/PCK1
RX1
BC547B
TCK
16
1
2
3
PA20/RF/IRQ0/AD3
1.5
k
TDO
57
DDM
PA19/RK/FIQ
13
DDP
PA18/RD/PCK2/AD1
10
DCLK
R8
9
DAT
PA17/TD/PCK1/AD0
19
PA16/TK/TIOB1
61
XOUT
PA15/TF/TIOA1
20
21
ODAT
+5V
PLL
62
PA14/SPCK/PWM3
22
OCLK
DDS
XIN
PA13/MOSI/PWM2
27
CTRL
GND
1
2
3
4
5
PA12/MISO/PWM1
28
DATA
GND
1
2
3
4
5
6
SCLK
PA11/NPCS0/PWM0
PLL
6
3
29
1
2
3
4
+5V
IOUP
PLLRC
PA10/DTXD/NPCS2
C
24
C
23
30
CT
SDIO
PA9/DRXD/NPCS1
31
RW
RESET
PA8/CTS0/ADTRG
100n
100n
7
VDDIN
PA7/RTS0/PWM3
32
GND
C
11
C7
34
RW
EN
PA6/TXD0/PCK0
59
35
EN
VDDFLASH
PA5/RXD0/NPCS3
1n
10n
C8
C6
C5
C
22
PA4/TWCK/TLCK0
36
18
VDDIO
PA3/TWD/NPCS3
43
SCLK
10n
100n
1u
100n
45
44
IOUP
VDDIO
PA2/PWM2/SCK0
58
47
SDIO
DAT
T3
VDDIO
PA1/PWM1/TIOB0
48
RESET
BC547B
PA0/PWM0/TIOA0
8
D_IN
VDDOUT
R20
1
2
3
6
4
VDDPLL
AD7
6
10k
+5V
AD6
5
12
4
DCLK
VDDCORE
AD5
C3
C4
C2
C1
2
4
3
ADC
GND
VDDCORE
AD4
54
VDDCORE
L
1
R
21
1u
10n
100n
100n
R
16
ADVREF
1
T4
2
BC547B
GND
100u
10k
1
7
47k
GND
C
20
C12
46
GND
60
100n
GND
100n
AT91SAM7S64
T5
BC547B
3
IC3A
4.7
k
10
k
22
k
R
22
D_OUT
IC3B
1
5
OCLK
1
2
3
4.7
k
ADC
C
21
2
R12
R11
R10
7
10k
NE5532
6
R13
T6
100n
C
17
C
18
C
19
NE5532
C
16
BC547B
2
R
23
1
4.7n
4.7n
1n
10n
ODAT
MODIN
Rys. 6
10k
dała stałe wartości dławików i takie dobranie
kondensatorów (lub ich równoległego połącze-
nia), aby uzyskać optymalną charakterystykę.
Dobór elementów fi ltru powinien umożliwić
możliwie największą stromość charakterysty-
ki przy zachowaniu małego zafalowania w pa-
śmie przepustowym oraz dobrego tłumienia w
paśmie zaporowym. Jako że sygnały lustrzane
sygnału wyjściowego syntezy DDS powyżej
częstotliwości próbkowania (311,542MHz)
maleją wraz ze wzrostem częstotliwości, fi ltr
powyżej tej częstotliwości ma tłumienie tylko
38dB (81 razy), co jest zupełnie wystarczają-
ce, aczkolwiek w precyzyjnych urządzeniach
pomiarowych zawierających syntezę DDS na-
leży tak dobrać fi ltr, aby tłumienie w zakresie
wyższych częstotliwości było zdecydowanie
lepsze. Największy poziom sygnałów lustrza-
nych występuje w zakresie częstotliwości Ny-
quista – częstotliwość próbkowania (155MHz
–311,542MHz) i w tym zakresie fi ltr powinien
wykazywać największe tłumienie. W zakresie
163MHz–260MHz tłumienie fi ltru nie jest
gorsze niż 48dB.
Blok układu sterowania.
Układ sterowania
został zrealizowany na mikroprocesorze z
rdzeniem ARM7 TDMI. Sercem układu jest
mikroprocesor AT91SAM7S64. Schemat
układu przedstawiony jest na
rysunku 6
.
Układ taktowany jest częstotliwością 16MHz,
która generowana jest poprzez wewnętrzny
oscylator mikroprocesora z dołączonym ze-
wnętrznym rezonatorem kwarcowym Q1. Na-
stępnie częstotliwość ta ulega powieleniu w
układzie PLL do częstotliwości 56,177MHz.
Układ odbiera dane sterujące poprzez in-
terfejs RS232 z komputera PC i odpowiednio
konfi guruje syntezę DDS. Moduł mikropro-
cesorowy składa się z 5 podbloków, mianowi-
cie: układu zasilania, układu fi ltru dolnoprze-
pustowego, bloku konwerterów poziomów,
układu programowania JTAG oraz wyświet-
lacza alfanumerycznego LCD 2x16 znaków.
Blok zasilania składa się ze stabilizatora
napięcia 3,3V (IC2) oraz kondensatorów włą-
czonych pomiędzy szyny zasilania oraz masę.
Warto zaznaczyć, że rdzeń procesora wymaga
napięcia zasilania 1,8V. Napięcie to wytwa-
rzane jest przez sam układ AT91SAM7S64 i
jest dostępne na pinie 8 (VDDOUT). Pin ten
połączony jest z pinami zasilającymi rdzeń
mikroprocesora oraz układ wewnętrznej pętli
PLL. Stąd dodatkowe kondensatory fi ltrujące
to napięcie zasilania (C1–C4). Jak już wspo-
mniano przy omawianiu syntezy DDS fi ltracja
napięcia zasilającego w przypadku szybkich
układów cyfrowych jest bardzo ważna, stąd
zastosowanie elementów SMD oraz konden-
satorów o różnych wartościach pojemności
umieszczonych blisko układu scalonego (po-
cząwszy od najmniejszych pojemności). Brak
dobrej fi ltracji może objawiać się dziwnym
zachowaniem mikroprocesora, trudnym do
zdiagnozowania. Do układu zasilania dołą-
czone są także elementy fi ltrujące napięcie
odniesienia układu przetwornika analogowo-
cyfrowego: L1, C12, także te elementy powin-
ny być umieszczone możliwie jak najbliżej
układu scalonego. Kolejnym blokiem jest fi ltr
dolnoprzepustowy 4. rzędu z wielokrotnym
sprzężeniem zwrotnym (MFB). Układ składa
Elektronika dla Wszystkich Maj 2010
Maj 2010
117
2
3
56
Projekty AVT
L
1
VCC
X2-1
X2-2
się z jednego podwójnego wzmacniacza ope-
racyjnego NE5532. Pierwszy wzmacniacz,
IC3A, to wtórnik napięciowy, który separuje
od reszty układu sygnał wejściowy podawany
na wejście MODIN. Zapobiega także uszko-
dzeniu mikroprocesora w przypadku zbyt
dużej amplitudy sygnału wejściowego. Ele-
menty R14, R15, R16 wytwarzają napięcie
sztucznej masy na poziomie 2,5V, C20 fi ltruje
to napięcie. Po wtórniku napięciowym sygnał
trafi a na fi ltr dolnoprzepustowy zbudowany
na wzmacniaczu IC3B oraz elementach R12–
C17, R11–C18, R10–C19. Na wyjściu układu
IC3B znajduje się jeszcze jeden stopień fi ltra-
cji R13–C16. Następnie sygnał trafi a na prze-
twornik ADC mikroprocesora.
Konwertery poziomów mają za zadanie
dopasowanie sygnałów o różnych napięciach
do napięć akceptowalnych przez układ mi-
kroprocesora. Jednym z takich bloków jest
konwerter RS232 zbudowany na tranzysto-
rach T1 oraz T2. Układ odznacza się dużą
prostotą, zamiast tych tranzystorów można
użyć dedykowanego konwertera RS232-TTL
np. MAX232. Z układem jak na schemacie nie
było żadnych problemów, pracuje poprawnie
na szybkości 115200b/s. Tranzystory T5 oraz
T6 zapewnią wyprowadzenie sygnałów wyj-
ściowych do układów pomiarowych np. oscy-
loskopu, w celu synchronizacji danych modu-
lujących oraz przebiegu zmodulowanego wy-
twarzanego przez syntezę DDS. Tranzystory
T3, T4 służą do wprowadzania danych wej-
ściowych (modulujących). Programowanie
mikroprocesora odbywa się poprzez interfejs
JTAG. Złącze oznaczone jako JTAG służy do
podpięcia programatora (WIGGLER). Rezy-
story R2–R5 podciągają piny interfejsu JTAG
do dodatniej szyny zasilania. Rezystor R17
nie został zamontowany (reset programowy
stwarzał problemy podczas testowania ukła-
du), resetowanie układu odbywa się ręcznie za
pomocą przycisku S2 lub poprzez włączenie
i wyłączenie układu. Dodatkowo wewnętrzną
pamięć FLASH można skasować za pomocą
przycisku S1. Szczegóły dotyczące tej proce-
dury zawarte są w nocie katalogowej układu
AT91SAM7S64. Ostatnim ele-
mentem jest wyświetlacz LCD.
Wyświetlacz składa się z dwóch
linii po 16 znaków. Zawiera
włączone podświetlanie w celu
zapewnienia wygodnego od-
czytu w różnych warunkach
oświetleniowych. Potencjometr
R9 służy do regulacji kontrastu
wyświetlacza.
Blok fi ltru generatora arbi-
tralnego.
Schemat układu fi ltru
generatora arbitralnego przed-
stawiony jest na
rysunku 7
.
Układ jest fi ltrem aktywnym
zbudowanym w oparciu o dwa
wzmacniacze operacyjne typu
NE5532. Składa się on z 3
bloków: wzmacniacz wejściowy, które-
go celem jest wzmocnienie sygnału oraz
odseparowanie płytki syntezy DDS od
układu fi ltrującego, układ fi ltru dolnoprze-
pustowego 5. rzędu oraz wzmacniacz wyj-
ściowy zapewniający niską impedancję
wyjściową. Wzmacniacz wejściowy został
zbudowany na wzmacniaczu IC1A oraz
elementach C6, R8, R9. Wzmocnienie
tego stopnia wynosi +2. Układ rezystorów
R1, R2, R3 wytwarza napięcie sztucznej
masy na poziomie VCC/2. Kondensator
C1 usuwa składową zmienną z tego na-
pięcia. Napięcie to jest konieczne do po-
prawnej pracy wzmacniaczy operacyjnych
zasilanych napięciem unipolarnym. Blok ten
nie zawiera kondensatora fi ltrującego skła-
dową stałą na wejściu, gdyż taki kondensator
znajduje się na bloku syntezy DDS (C17). Na
blok fi ltru dolnoprzepustowego składają się
elementy R5–C3, R6–C4, R7–C5, R10–C7
oraz w bloku wejściowym R4–C2. Jest to za-
tem fi ltr piątego rzędu. Układ IC1B pracuje w
układzie fi ltru MFB (z wielokrotnym sprzę-
żeniem zwrotnym). Po bloku fi ltracji sygnał
trafi a na wzmacniacz wyjściowy. Wzmac-
niacz wyjściowy ma za zadanie odseparowa-
nie fi ltru dolnoprzepustowego od obciążenia
dołączonego do układu. Wzmacniacz IC2A
wraz z elementami R11, R12, C8 tworzy
nieodwracający wzmacniacz o wzmocnieniu
+2. Elementy C9, R13 odcinają składową
stałą, pozostawiając tylko przebieg zmienny.
Niewykorzystany wzmacniacz IC2B został
połączony w konfi guracji minimalizującej
samowzbudzenie. Charakterystyka całego
modułu fi ltru przedstawiona jest na
rysunku
C
7
100u
100n
C
9
C
10
47u
C8
10n 1n
100n
C4
7
1
IC1
3
5
X3
5
1
6
X1
2
R7
THS330
8
*
R
1
220
C
1
C
2
Rys. 9
1u 10n
8
. Dolna częstotliwość graniczna wyznaczona
jest przez pojemności C17 (na płytce syntezy
DDS) oraz C6, C8 i C9 i wynosi ona ok. 2 Hz
(–3dB). Górna częstotliwość graniczna (–3dB)
wynosi 4,4kHz. Elementy L1, C10, C11, C12
służą do fi ltracji napięcia zasilającego. Napię-
cie zasilania może mieścić się w granicach 4V
– 16V (maksymalne napięcie zastosowanych
kondensatorów elektrolitycznych).
Stopień wyjściowy syntezy DDS.
W celu od-
separowania syntezy DDS od obciążenia, a
przez to także w celu ochrony układu scalo-
nego, zastosowano wyjściowy bufor szeroko-
pasmowy. Schemat układu pokazany jest na
rysunku 9
. Układ opiera się o wzmacniacz
operacyjny ze sprzężeniem prądowym –
TSH330. Parametry tego wzmacniacza można
znaleźć w Internecie.
Sygnał wyjściowy z syntezy DDS (gniaz-
do X3 na płytce syntezy DDS) trafi a na wej-
ście modułu bufora – gniazdo X1. Rezystor
R3 dopasowuje l
inię transmisyjną zbudowa-
ną z układu przetwornika
DAC, układu AD9854
– fi ltr eliptyczny – prze-
wód 50Ω RG58U – blok
bufora. Jest on konieczny
ze względu na duże często-
tliwości transmitowanego
sygnału, bez niego w linii
pojawiają się odbicia, co
powoduje zniekształcenia
sygnału oraz generację za-
kłóceń. Kondensatory C3
oraz C11 (niezamontowany)
odcinają składową stałą wy-
twarzaną przez obwód sztucz-
nej masy. Obwód sztucznej
masy składa się z rezystorów
R4, R5 oraz R6. Kondensator
C4 fi ltruje napięcie sztucznej
masy i zapobiega przenikaniu
zakłóceń z szyn zasilających
na wejście nieodwracające
wzmacniacza.
Wzmacniacz IC1 jest
wzmacniaczem ze sprzę-
żeniem prądowym. Dobór
rezystorów ustalających
wzmocnienie opierało się o
dane katalogowe, gdyż tyl-
Rys. 7
2
L
1
1
100u
C
10
C
11
C
12
ZAS
100n
47u
100
k
100n
R3
C1
100n
C5
GND
IC1B
6.8k
3
IC1A
6.8
k
10
k
100
k
100p
NE5532N
1
5
R4
C2
2
2
R5
R6
R7
7
1
NE5532N
C3
C4
6
2.2n
2,2k
JP2
2.2n
470p
R8
R
10
6.8k
C7
3
IC2A
JP1
1
1
2
C
6
1n
2
+
IC2B
5
NE5532N
10u
7
10
k
6
NE5532N
R11
C8
10u
18
Maj 2010
Elektronika dla Wszystkich
1
IC1
7
5
6
8
Rys. 8
Projekty AVT
ko przy poprawnym dobraniu rezystora R1
układ jest stabilny, a pasmo przenoszenia nie
zależy od wzmocnienia. Wzmocnienie moż-
na regulować, zmieniając wartość rezystora
R2. Wzmocnienie układu wynosi 6,2 raza.
Obecność elementów C1 oraz C2 uniemoż-
liwia wzmacniaczowi wzmacnianie napięcia
niezrównoważenia oraz napięcia sztucznej
masy. Dla składowej stałej wzmacniacz ma
wzmocnienie równe jeden. C1 został dodat-
kowo zbocznikowany kondensatorem C2 o
znacznie mniejszej pojemności w celu rów-
nomiernego rozkładu wzmocnienia w funk-
cji częstotliwości. Moduł impedancji C2 jest
znacznie mniejszy przy wyższych częstotli-
wościach niż dużego kondensatora C1. W
podobnym celu zostawiono miejsce na płytce
na elementy C6 i C11, jednak współpracujące
z nimi kondensatory 100nF dobrze pracują w
szerokim zakresie częstotliwości. Po testach
modułu konieczne okazało się dodanie obwo-
du R8, C12, który kompensuje spadek ampli-
tudy syntezy DDS w zakresie najwyższych
generowanych częstotliwości. Elementy te
nie są uwzględnione na płytce PCB i należy
je przylutować od strony druku. Filtracja zasi-
lania została zrealizowana na elementach C7,
L1, C8, C9, C10. Różne wartości pojemności
służą zapewnieniu minimalnej impedancji
całego bloku kondensatorów w możliwie naj-
szerszym zakresie częstotliwości. Rezystor
R7 zapewnia dopasowanie do linii zasilającej
obciążenie 50Ω (kanał wejściowy oscylosko-
pu lub analizatora widma z wejściem 50Ω).
Blok zasilacza.
Składa się on z dwóch płytek,
jednej odpowiedzialnej za wyprostowanie na-
pięcia z transformatora, jego wygładzenie oraz
stabilizowanie na poziomie 5V oraz drugiej
– odpowiedzialnej za rozdzielenie napięcia
na poszczególne moduły oraz jego dokładną
fi ltrację. Dodatkowo na płytce zamocowano
gniazdo do podłączenia wentylatora. Schemat
pierwszego obwodu można zobaczyć na
ry-
sunku 10
. Mostek B1 przystosowany jest do
pracy z prądami do 2A. Kondensatory C1 i C2
fi ltrują napięcie zasilające stabilizator. Napię-
cie 5V dostępne jest na wyjściu – gniazdo X-
-2. Stabilizator jest typu 7805 o maksymalnym
prądzie 1A. Uzwojenie wtórne transformatora
podłączone jest z płytką za pomocą gniazda
X-1. Zastosowano transformator o napięciu
12V oraz mocy 12VA. Drugi element układu
zasilania stanowi płytka fi ltrów oraz rozdzie-
lenia napięcia na poszczególne bloki syntezy.
Schemat układu można zobaczyć na
rysunku
11
. Największy prąd pobiera układ syntezy.
Tor zasilania syntezy składa się z dławika L1
oraz kondensatorów C2, C3, C6. Dławik L1
separuje s
yntezę DDS od pozostałych bloków,
składowa zmienna generowana przez pracują-
cą syntezę nie powinna się przedostawać do
torów zasilania innych bloków, szczególnie
wzmacniaczy wyjściowych. Przed dławi-
kiem znajdują się elementy fi ltrujące napięcie
zasilania do modułów mikroprocesora oraz
wzmacniaczy wyjściowych. Procesor został
podpięty bezpośrednio pod dodatnią szynę
zasilania. Wzmacniacz wyjściowy TSH330
oraz wzmacniacz – fi ltr generatora arbitral-
nego zostały wpięte poprzez 100μH dławiki.
Kondensator elektrolityczny C4 to kondensa-
tor typu LOW ESR. Dławik L1 ma indukcyj-
ność 250μH i może pracować z prądami do
1A, rezystancja jego uzwojeń jest pomijalna.
Rezystor R1 ogranicza prąd niebieskiej diody
LED, która jest sygnalizatorem występowania
napięcia zasilającego.
znajduje się przycisk włączający panel ge-
neratora arbitralnego oraz przycisk zamknię-
cia programu. Na samym dole umieszczono
suwak regulacji amplitudy. Zakres regulacji
wynosi 0–4095 dec wartości próbki z krokiem
5 dec.
Wobulator.
Zakładka „SWEEP” pozwala na
liniowe przemiatanie częstotliwości w pełnym
zakresie pracy syntezy z dowolnym krokiem i
z dowolnym czasem na krok. Tego typu opcja
bywa przydatna w badaniu pasma przenosze-
nia fi ltrów itp.
Modulator.
Zakładka „Modulator” służy do
wyboru jednej z wielu modulacji zaaplikowa-
nych w układzie. Modulacje te zostały podzie-
lone na 3 kategorie:
1. Programowe – w których parametry fali noś-
nej oraz sygnały modulujące są generowane
przez oprogramowanie użytkownika (jak np.
dane do wysłania) lub program mikroproce-
sora (analogowe sygnały modulujące).
2. Analogowe – sprzętowe, modulacje analo-
gowe, których sygnał modulujący podawany
jest na wejście analogowe urządzenia (X3).
3. Cyfrowe – sprzętowe, modulacje impulsowe
(z kluczowaniem), których dane wejściowe
podawane są na jedno z gniazd X1 lub X2.
Ze względu na dużą złożoność obliczeń mo-
dulacje programowe (szczególnie analogowe)
nie mają szerokiego pasma. Zdecydowanie
najszybsze są modulacje cyfrowe sprzętowe.
Tryb rejestrowy.
Umożliwia bezpośredni do-
stęp do rejestrów syntezy. Program użytkowni-
ka emuluje wygląd rejestrów syntezy i umoż-
liwia ich ręczną konfi gurację. Nie wszystkie
rejestry są dostępne, nie jest to konieczne do
konfi guracji syntezy. W razie pomyłki lub
dziwnego zachowania się syntezy, spowodo-
wanego błędną konfi guracją, dwa przyciski
na panelu umożliwiają
zresetowanie syntezy i
jej ponowną domyślną
inicjalizację.
Generator arbitralny.
Jest to podprogram słu-
żący do generacji do-
wolnej funkcji napięcia
opisanej matematyczną
funkcją jednej zmien-
nej (drugą zmienną jest
czas). W skład panelu
generatora arbitralnego
wchodzą przyciski z na-
zwami funkcji matema-
tycznych, wartości licz-
bowe oraz możliwość
dodania szumu.
Równanie można
także wpisać ręcznie w
okienku nad panelem
z przyciskami. Dodatkowo
możliwe jest powiększenie
fragmentu przebiegu, obcię-
cie go do pełnego okresu (ma-
nualne oraz automatyczne)
Oprogramowanie
Oprogramowanie urządzenia składa się z
dwóch programów, jeden instalowany jest
na komputerze klasy PC (oprogramowanie
użytkownika), drugi jest zawarty w pamięci
programu mikroprocesora sterującego synte-
zą DDS. Oprogramowanie na PC zapewnia
pełną kontrolę nad urządzeniem. Oprogramo-
wanie użytkownika zostało napisane w pakie-
cie Borland Delphi 6.0. Program składa się z
kilku zakładek służących do sterowania ukła-
dem. Do podstawowych opcji należą:
1. Generator sinusoidalny przestrajany.
2. Wobulator.
3. Modulator (cyfrowy, analogowy).
4. Bezpośredni dostęp do rejestrów syntezy.
5. Generator arbitralny.
Generator.
Zakładka ta pozwala regulować
częstotliwość, amplitudę oraz fazę sygnału si-
nusoidalnego generowanego przez syntezę. Ze
względu na znaczny
zakres przestrajania
wprowadzono sekcję
przycisków służącą
do łatwego zadawa-
nia częstotliwości.
Można także włączyć
oraz wyłączyć auto-
matyczne wysyłanie
nowych danych do
syntezy DDS (opcja
auto update
). Poni-
żej sekcji przycisków
znajduje się regulacja
fazy. Dodatkowe czte-
ry przyciski pozwala-
ją na szybką zmianę
fazy. Ręczny zakres
wynosi od 0˚ do 359˚
z krokiem 1˚. Obok
Rys. 10
Went
L3
Rys. 11
X3-2
ARB-1
ARB-2
1
00u
ARM-2
L
2
TSH-2
100u
X3-1
ARM-1
TSH-1
D1, D2 1N4007
IC1
-
B1
L
1
X1-1
X1-2
D1 D
2
IN OUT
X1-1
250u
5V
GND
C
5
C
4
C
1
C6
C
3
C
2
X2-2
DDS-2
C
1
C2
C
3
C
4
7805
X1-2
220u
LED
10n
100nF
100nF
470p
10n
DDS-1
X2-1
2200u
100n
100n 220u
1
2
Elektronika dla Wszystkich Maj 2010
Maj 2010
119
[ Pobierz całość w formacie PDF ]
zanotowane.pl doc.pisz.pl pdf.pisz.pl charloteee.keep.pl
Projekty AVT
2941
Kombajn sygnałowy DDS
Prezentowany układ jest rozwinięciem wcześ-
niejszego projektu Autora pt. Generator sygna-
łowy DDS, opublikowanego w EdW 7, 8/2008.
DDS to całkowicie cyfrowa metoda bez-
pośredniej syntezy przebiegów analogowych
o częstotliwości od DC do kilkuset mega-
herców. Metoda ta zapewnia bardzo wysoką
stabilność generowanej częstotliwości (taką
jak stabilność generatora wzorcowego) oraz
przestrajanie z dokładnością do ułamków Hz.
Scalone układy syntezy DDS są w pełni pro-
gramowalne, zatem częstotliwość, amplituda
oraz faza generowanego sygnału mogą być
dowolnie zmieniane poprzez układy sterujące
np. mikroprocesor.
Układy DDS integrujące w swojej struk-
turze wszystkie bloki niezbędne do generacji
sygnałów stały się alternatywą dla analogowych
syntezerów opartych o pętle synchronizacji fa-
zowej, zapewniając bardzo szybkie przestraja-
nie w bardzo szerokim zakresie częstotliwości,
w pełni cyfrową regulację amplitudy, fazy oraz
częstotliwości generowanego sygnału. Układy te
nie wymagają kalibracji, strojenia oraz są znacz-
nie mniej wrażliwe na zmiany temperatury niż
standardowe analogowe rozwiązania. Wszystkie
syntezy DDS umieszczone są w miniaturowych
obudowach SMD zajmując tym samym mało
miejsca na płytkach drukowanych. Układy te
mogą także pełnić funkcję źródeł sygnałów ze-
garowych. Wiele syntezerów DDS posiada wbu-
dowany wewnętrzny szybki komparator, który
może służyć do generacji sygnału prostokątnego
z sygnału sinusoidalnego.
Obecnie największym producentem ukła-
dów DDS jest fi rma Analog-Devices posia-
dająca w swojej ofercie kil-
kanaście typów syntez DDS
(
.
Koncepcję praktycznej re-
alizacji modulatora oraz gene-
ratora przedstawia
rysunek 1
.
Konstrukcja modułowa
zapewniła łatwiejsze urucha-
mianie modelu. Dodatkowo
błędy bądź uszkodzenie da-
nego bloku funkcjonalnego
nie pociąga za sobą konieczności wymiany
całej elektroniki, a tylko określonego frag-
mentu. Dwa główne bloki urządzenia to układ
syntezy DDS, oparty na układzie AD9854
oraz układ sterowania wykorzystujący proce-
sor ARM AT91SAM7S64.
Układ AD9854 jest układem bezpośred-
niej syntezy cyfrowej DDS zawierającym
wszystkie niezbędne bloki do generacji syg-
nału aproksymującego sinusoidę. Maksy-
malna częstotliwość taktowania układu wy-
nosi 300MHz dla wersji w obudowie TQFP
thermal slug. Obudowa ta wyposażona jest
we wkładkę radiatorową, którą należy przy-
lutować do pola masy na płytce drukowanej.
Druga wersja tego samego układu nie zawie-
ra wkładki radiatorowej, co ogranicza moc
strat układu oraz częstotliwość taktowania do
200MHz. Układ AD9854 ma dwa zintegro-
wane przetworniki DAC o rozdzielczości 12
bitów każdy (kanał I oraz Q w przypadku wy-
korzystania układu jako generatora kwadratu-
rowego). Kanał Q może zostać odłączony od
rdzenia DDS a wartość prądu wyjściowego
tego kanału będzie zależna od zawartości re-
jestru o adresie 0x0B. Umożliwia to generację
innych sygnałów poprzez sekwencyjne wpi-
sywanie do tego rejestru wartości próbek syg-
nału. W modelu zostało to wykorzystane do
generowania sygnałów arbitralnych, których
przebieg jest opisany funkcją matematyczną.
Układ wymaga zasilania napięciem 3,3V o
wydajności prądowej minimum 800mA.
Programowanie może odbywać się w
trybie równoległym oraz szeregowym. Tryb
równoległy umożliwia transfer danych do
syntezy z szybkością
do 100MHz, tryb sze-
regowy maksymalnie
10MHz. Wybór try-
bu pracy następuje
poprzez pin 70 (S/P
SELECT). Połączenie
tego pinu z napięciem
VDD włącza tryb rów-
noległy, połączenie
z masą – tryb szere-
gowy. Inne szczegóły dotyczące tego układu
można znaleźć w Internecie.
Mikroprocesor wykorzystany do stero-
wania układem to AT91SAM7S64. Jest to
procesor z rdzeniem ARM 7-TDMI. Wybór
tego układu był podyktowany chęcią uzyska-
nia możliwie dużej szybkości pracy (56MHz)
oraz liczby pamięci programu (64kB). Także
znacznie większa, w stosunku do procesorów
AVR, szybkość przetworników ADC układu
pozwoliła na sprzętową realizację modulacji
analogowych o paśmie częstotliwości sięgają-
cym kilku kHz. Początkowo układ wyposażo-
ny był w mikroprocesor AVR ATmega8. Nie-
stety, szybkość działania przetworników ADC
nie była wystarczająca do uzyskania sensow-
nego pasma przenoszenia toru analogowego.
Procesor wymaga dołączenia minimal-
nej liczby komponentów związanych z jego
działaniem, głównie kondensatorów fi ltrują-
cych zasilanie. Dodatkowymi elementami są
rezonator kwarcowy oraz kondensatory bocz-
nikujące rezonator. Rezonator ustala częstotli-
wość wewnętrznego oscylatora, która następ-
nie może zostać powielona w wewnętrznym
układzie PLL. Do pinu 39 (NRST) można
dołączyć scalony układ resetu (supervisor).
Pin 55 umożliwia wykasowanie wewnętrznej
pamięci programu. Do pinu 63 (PLLRC) nale-
ży dołączyć fi ltr PLL składający się z dwóch
rezystorów oraz kondensatora. Wartości tych
elementów powinny być dostosowane do czę-
stotliwości pracy układu oraz czasu potrzeb-
nym do zsynchronizowania się pętli (start-up
time). Producent na stronie internetowej udo-
stępnia gotowy plik Excela (xls), który służy
do obliczeń wartości tych elementów. Układ
umieszczony jest w obudowie LQFP oraz
QFN z 64 wyprowadzeniami.
Blok syntezy DDS.
Schemat układu syntezy
DDS przedstawia
rysunek 2
. Układ AD9854
to układ scalony syntezy DDS, generujący
przebieg sinusoidalny oraz arbitralny. Przebieg
aproksymujący sinusoidę występuje na wyjściu
Iout1 oraz Iout1B (piny 48 i 49). Wyjścia te są
komplementarne i oba wymagają rezystorów
zamykających (R8, R11). Przebieg arbitralny
Rys. 1
Elektronika dla Wszystkich Maj 2010
Maj 2010
15
Projekty AVT
TC1264 3,3V
QG1
występuje na wyjściu
Iout2 oraz Iout2B.
Także przebiegi wy-
stępujące na tych pi-
nach są przesunięte o
180 stopni i wymagają
rezystorów zamykają-
cych (R9, R10).
Do obu wyjść syn-
tezy dołączone są fi ltry
eliptyczne 7. rzędu,
zbudowane na ele-
mentach L2-L7 oraz
C17-C32. Źródłem
sygnału zegarowego
jest generator kwar-
cowy QG1 o często-
tliwości 28,322MHz.
Częstotliwość ta zosta-
je powielona w bloku
pętli PLL układu US1.
Stopień powielenia zo-
stał zaprogramowany
na 11 razy, zatem czę-
stotliwość taktowania
układu US1 wynosi
311,542MHz. Jest to
więcej niż zalecana
przez producenta czę-
stotliwość taktowania.
Skutkiem przetakto-
wania jest większe grzanie się układu (pobór
prądu i moc strat są silnie zależne od częstotli-
wości taktowania oraz częstotliwości sygnału
wyjściowego). Nie powoduje to nieprawidłowo-
ści w działaniu syntezy DDS, a umożliwia gene-
rację przebiegów o większych częstotliwościach
(w modelu ponad 120MHz). Warto zaznaczyć,
że od jakości sygnału zegarowego (stabilność
długo- i krótkoterminowa, szumy fazowe, jitter)
zależy jakość sygnału wyjściowego syntezy.
Gniazda oznaczone jako FSK oraz S-K
służą do modulacji binarnej sygnału genero-
wanego poprzez syntezę DDS. Gniazdo FSK
umożliwia modulację dwuwartościową FSK
(z rampą lub bez) oraz modulację BPSK.
Gniazdo S-K umożliwia realizację modula-
cji OOK z rampą. W obu przypadkach czas
narastania rampy (czyli liniowej zmiany czę-
stotliwości dla FSK lub amplitudy dla OOK)
jest kontrolowany poprzez oprogramowanie.
Oba wejścia przystosowane są do pracy z syg-
nałami TTL dzięki dzielnikom R1–R2 oraz
R3–R4. Sygnały przekraczające dwukrotnie
poziom napięcia zasilania (tj. 6,6V) nie spo-
wodują uszkodzenia układu, ale powodują
przewodzenie diod ochrony ESD układu US1,
praca w takich warunkach nie jest zalecana.
Nie powinno się zatem przekraczać napięcia
6Vpp na tych gniazdach. Sygnał ten oczywi-
ście powinien być unipolarny.
Gniazdo CON łączy płytkę syntezy DDS
z mikroprocesorowym układem sterowania.
Początkowo układ sterowania oparty był o
mikroprocesor AVR zasilany napięciem 5V,
X1-1
IN OUT
1
4
VCC
C
33
C
34
GND
C
35
C
36
8
C4
X1-2
IC1
100n 220u
100n 47u
7
GND
OUT
10n
L
2
L3
L4
X2
47nH 47nH 47nH
C15
C
7
C
8
C
9
C
11
C
12
C
19
C
20 C21 C22
47u
10n 10n 2.2n
100n 100n
22p 22p 22p 22p
1
AVDD7
60
D7
AGND9
2
58
D6
(NC4)
3
D5
(NC3)
57
4
D4
DAC-R-SET
56
5
55
D3
DACBP
C16
C
5
C
6
C
10
C13
C
14
6
54
C3
D2
AVDD6
7
53
D1
AGND8
47u
10n 10n
2.2n
100n 100n
8
52
10n
D0
IOUT2
9
51
DVDD0
IOUT2B
1
0
50
DVDD1
AVDD5
5
1
1
1
49
DGND0
IOUT1B
12
DGND1
IOUT1
48
R9
R
12
13
(NC1)
AGND7
47
14
46
A5
AGND6
15
45
2.2k
A4
AGND5
5
16
44
R
13
A3
AVDD4
4
17
43
A2/IO-RESET
VIN-NEG
3
18
42
2.2k
A1/SDO
VIN-POS
2
19
41
R
14
A0/SDIO
AGND4
1
2
0
I/O-UD-CLK
2.2k
CON
R
15
EP
P$
1
2.2k
L
5
L6
L7
X3
47nH 47nH 47nH
C
23
C
24
C
25
C
26
22p 22p 22p 22p
R
1
FSK
R
3
S-K
1
2
1
2
L
1
Rys. 3
33k
33k
3,3V
100u
C1
C2
Rys. 2
0,3V
10n
10n
D1
R
stąd obecność rezystorów R12–R15. Ich zada-
niem była konwersja napięcia 5V na napięcie
ok 3,6V. Ideę konwersji przedstawia
rysunek
3
. Tego typu sposób nie jest zalecany, ale czę-
sto stosowany ze względu na prostotę wyko-
nania.
Układ programowany jest oczywiście w
sposób szeregowy z wykorzystaniem sygnału
zegara (WRB/SCLK, pin 21) oraz synchro-
nicznymi danymi (A0/SDIO, pin 19). Piny
danych interfejsu równoległego zostały dołą-
czone do masy (piny od 1 do 8). Elementy R6,
R7, C4 tworzą fi ltr wewnętrznej pętli PLL.
Rezystor R5 wyznacza prąd referencyjny
wewnętrznych przetworników DAC. Dalsze
szczegóły można znaleźć w nocie katalogo-
wej układu AD9854. Kondensator C3 popra-
wia współczynnik SFDR, można go nie mon-
tować, godząc się na większe zniekształcenia
sygnału (gorszy SFDR).
Część cyfrowa ukła-
du zasilana jest z napięcia
+3V3, ale odseparowana
jest od części analogowej
poprzez dławik 100μH
L1. Dodatkowo duża
liczba kondensatorów
SMD o pojemnościach od 100nF do 2,2nF
ma zapewnić skuteczną fi ltrację składowej
zmiennej z szyn zasilania w szerokim zakre-
sie częstotliwości. Jest to niezmiernie ważne
w przypadku cyfrowych układów pracujących
przy dużych częstotliwościach. Układ IC1 jest
stabilizatorem napięcia LDO (o niskim spad-
ku napięcia). Na-
pięcie wyjściowe
tego stabilizatora to
3,3V, maksymalny
prąd obciążenia to
800mA. Układ syntezy wymaga zasilania w
granicach 4V–6V (maksymalne napięcie pra-
cy IC1). Wydajność prądowa układu zasilania
nie powinna być mniejsza od 1A, ze względu
na znaczny pobór prądu przez pracującą syn-
tezę DDS (ok. 800mA, zależnie od częstotli-
wości wyjściowej).
Filtr eliptyczny.
Ma on za zadanie stłumić
wyższe harmoniczne sygnału generowanego
przez syntezę DDS. Schemat zastosowane-
go fi ltru eliptycznego przedstawia
rysunek
4
. Filtr ten jest fi ltrem dolnoprzepustowym
siódmego rzędu, dopasowanym obustronnie
do impedancji 50Ω. Charakterystyka amplitu-
dowa tego fi ltru pokazana
jest na
rysunku 5
.
Filtr został zaprojekto-
wany i przeanalizowany w
programie RFSim. Proce-
dura projektowania zakła-
5V
A
D9854
3,6V
D2
10pF
16,8pF
20pF
50R
47nH
47nH
47nH
50R
22pF
22pF
22pF
22pF
Rys. 4
Rys. 5
16
Maj 2010
59
Projekty AVT
3
2
1
10k
C
25
R9
TMS
TDI
JTAG
10n
47
0
1
2
+5V
NRS
T
3
4
IC1
R17
5
6
+5V
7
8
55
52
ERASE
PA31/NPCS1/PCK2
9
1
0
40
42
T2
TC1264 3,3V
TC1264 3,3V
TST
PA30/IRQ1/NPCS2
11
12
NRST
39
41
BC557
/NRST
PA29/RI1/TCLK2
13
14
38
IN OUT
PA28/DSR1/TCLK1
1.5
k
15
1
6
37
T
X1
X1-3
PA27/DTR1/TIOB2
C
15
C
13
GND
17
1
8
TDI
3
3
TDI
PA26/DCD1/TIOA2
26
R7
C
14
X1-1
IC2
19
20
TMS
51
TMS
PA25/CTS1/PWM2
25
100n
TCK
5
3
23
zas
220u
TCK
PA24/RTS1/PWM1
47u
TDO
4
9
15
TDO
PA23/SCK1/PWM0
50
14
TX1
RX1
T1
JTAGSEL
PA22/TXD1/NPCS3
11
RS232
PA21/RXD1/PCK1
RX1
BC547B
TCK
16
1
2
3
PA20/RF/IRQ0/AD3
1.5
k
TDO
57
DDM
PA19/RK/FIQ
13
DDP
PA18/RD/PCK2/AD1
10
DCLK
R8
9
DAT
PA17/TD/PCK1/AD0
19
PA16/TK/TIOB1
61
XOUT
PA15/TF/TIOA1
20
21
ODAT
+5V
PLL
62
PA14/SPCK/PWM3
22
OCLK
DDS
XIN
PA13/MOSI/PWM2
27
CTRL
GND
1
2
3
4
5
PA12/MISO/PWM1
28
DATA
GND
1
2
3
4
5
6
SCLK
PA11/NPCS0/PWM0
PLL
6
3
29
1
2
3
4
+5V
IOUP
PLLRC
PA10/DTXD/NPCS2
C
24
C
23
30
CT
SDIO
PA9/DRXD/NPCS1
31
RW
RESET
PA8/CTS0/ADTRG
100n
100n
7
VDDIN
PA7/RTS0/PWM3
32
GND
C
11
C7
34
RW
EN
PA6/TXD0/PCK0
59
35
EN
VDDFLASH
PA5/RXD0/NPCS3
1n
10n
C8
C6
C5
C
22
PA4/TWCK/TLCK0
36
18
VDDIO
PA3/TWD/NPCS3
43
SCLK
10n
100n
1u
100n
45
44
IOUP
VDDIO
PA2/PWM2/SCK0
58
47
SDIO
DAT
T3
VDDIO
PA1/PWM1/TIOB0
48
RESET
BC547B
PA0/PWM0/TIOA0
8
D_IN
VDDOUT
R20
1
2
3
6
4
VDDPLL
AD7
6
10k
+5V
AD6
5
12
4
DCLK
VDDCORE
AD5
C3
C4
C2
C1
2
4
3
ADC
GND
VDDCORE
AD4
54
VDDCORE
L
1
R
21
1u
10n
100n
100n
R
16
ADVREF
1
T4
2
BC547B
GND
100u
10k
1
7
47k
GND
C
20
C12
46
GND
60
100n
GND
100n
AT91SAM7S64
T5
BC547B
3
IC3A
4.7
k
10
k
22
k
R
22
D_OUT
IC3B
1
5
OCLK
1
2
3
4.7
k
ADC
C
21
2
R12
R11
R10
7
10k
NE5532
6
R13
T6
100n
C
17
C
18
C
19
NE5532
C
16
BC547B
2
R
23
1
4.7n
4.7n
1n
10n
ODAT
MODIN
Rys. 6
10k
dała stałe wartości dławików i takie dobranie
kondensatorów (lub ich równoległego połącze-
nia), aby uzyskać optymalną charakterystykę.
Dobór elementów fi ltru powinien umożliwić
możliwie największą stromość charakterysty-
ki przy zachowaniu małego zafalowania w pa-
śmie przepustowym oraz dobrego tłumienia w
paśmie zaporowym. Jako że sygnały lustrzane
sygnału wyjściowego syntezy DDS powyżej
częstotliwości próbkowania (311,542MHz)
maleją wraz ze wzrostem częstotliwości, fi ltr
powyżej tej częstotliwości ma tłumienie tylko
38dB (81 razy), co jest zupełnie wystarczają-
ce, aczkolwiek w precyzyjnych urządzeniach
pomiarowych zawierających syntezę DDS na-
leży tak dobrać fi ltr, aby tłumienie w zakresie
wyższych częstotliwości było zdecydowanie
lepsze. Największy poziom sygnałów lustrza-
nych występuje w zakresie częstotliwości Ny-
quista – częstotliwość próbkowania (155MHz
–311,542MHz) i w tym zakresie fi ltr powinien
wykazywać największe tłumienie. W zakresie
163MHz–260MHz tłumienie fi ltru nie jest
gorsze niż 48dB.
Blok układu sterowania.
Układ sterowania
został zrealizowany na mikroprocesorze z
rdzeniem ARM7 TDMI. Sercem układu jest
mikroprocesor AT91SAM7S64. Schemat
układu przedstawiony jest na
rysunku 6
.
Układ taktowany jest częstotliwością 16MHz,
która generowana jest poprzez wewnętrzny
oscylator mikroprocesora z dołączonym ze-
wnętrznym rezonatorem kwarcowym Q1. Na-
stępnie częstotliwość ta ulega powieleniu w
układzie PLL do częstotliwości 56,177MHz.
Układ odbiera dane sterujące poprzez in-
terfejs RS232 z komputera PC i odpowiednio
konfi guruje syntezę DDS. Moduł mikropro-
cesorowy składa się z 5 podbloków, mianowi-
cie: układu zasilania, układu fi ltru dolnoprze-
pustowego, bloku konwerterów poziomów,
układu programowania JTAG oraz wyświet-
lacza alfanumerycznego LCD 2x16 znaków.
Blok zasilania składa się ze stabilizatora
napięcia 3,3V (IC2) oraz kondensatorów włą-
czonych pomiędzy szyny zasilania oraz masę.
Warto zaznaczyć, że rdzeń procesora wymaga
napięcia zasilania 1,8V. Napięcie to wytwa-
rzane jest przez sam układ AT91SAM7S64 i
jest dostępne na pinie 8 (VDDOUT). Pin ten
połączony jest z pinami zasilającymi rdzeń
mikroprocesora oraz układ wewnętrznej pętli
PLL. Stąd dodatkowe kondensatory fi ltrujące
to napięcie zasilania (C1–C4). Jak już wspo-
mniano przy omawianiu syntezy DDS fi ltracja
napięcia zasilającego w przypadku szybkich
układów cyfrowych jest bardzo ważna, stąd
zastosowanie elementów SMD oraz konden-
satorów o różnych wartościach pojemności
umieszczonych blisko układu scalonego (po-
cząwszy od najmniejszych pojemności). Brak
dobrej fi ltracji może objawiać się dziwnym
zachowaniem mikroprocesora, trudnym do
zdiagnozowania. Do układu zasilania dołą-
czone są także elementy fi ltrujące napięcie
odniesienia układu przetwornika analogowo-
cyfrowego: L1, C12, także te elementy powin-
ny być umieszczone możliwie jak najbliżej
układu scalonego. Kolejnym blokiem jest fi ltr
dolnoprzepustowy 4. rzędu z wielokrotnym
sprzężeniem zwrotnym (MFB). Układ składa
Elektronika dla Wszystkich Maj 2010
Maj 2010
117
2
3
56
Projekty AVT
L
1
VCC
X2-1
X2-2
się z jednego podwójnego wzmacniacza ope-
racyjnego NE5532. Pierwszy wzmacniacz,
IC3A, to wtórnik napięciowy, który separuje
od reszty układu sygnał wejściowy podawany
na wejście MODIN. Zapobiega także uszko-
dzeniu mikroprocesora w przypadku zbyt
dużej amplitudy sygnału wejściowego. Ele-
menty R14, R15, R16 wytwarzają napięcie
sztucznej masy na poziomie 2,5V, C20 fi ltruje
to napięcie. Po wtórniku napięciowym sygnał
trafi a na fi ltr dolnoprzepustowy zbudowany
na wzmacniaczu IC3B oraz elementach R12–
C17, R11–C18, R10–C19. Na wyjściu układu
IC3B znajduje się jeszcze jeden stopień fi ltra-
cji R13–C16. Następnie sygnał trafi a na prze-
twornik ADC mikroprocesora.
Konwertery poziomów mają za zadanie
dopasowanie sygnałów o różnych napięciach
do napięć akceptowalnych przez układ mi-
kroprocesora. Jednym z takich bloków jest
konwerter RS232 zbudowany na tranzysto-
rach T1 oraz T2. Układ odznacza się dużą
prostotą, zamiast tych tranzystorów można
użyć dedykowanego konwertera RS232-TTL
np. MAX232. Z układem jak na schemacie nie
było żadnych problemów, pracuje poprawnie
na szybkości 115200b/s. Tranzystory T5 oraz
T6 zapewnią wyprowadzenie sygnałów wyj-
ściowych do układów pomiarowych np. oscy-
loskopu, w celu synchronizacji danych modu-
lujących oraz przebiegu zmodulowanego wy-
twarzanego przez syntezę DDS. Tranzystory
T3, T4 służą do wprowadzania danych wej-
ściowych (modulujących). Programowanie
mikroprocesora odbywa się poprzez interfejs
JTAG. Złącze oznaczone jako JTAG służy do
podpięcia programatora (WIGGLER). Rezy-
story R2–R5 podciągają piny interfejsu JTAG
do dodatniej szyny zasilania. Rezystor R17
nie został zamontowany (reset programowy
stwarzał problemy podczas testowania ukła-
du), resetowanie układu odbywa się ręcznie za
pomocą przycisku S2 lub poprzez włączenie
i wyłączenie układu. Dodatkowo wewnętrzną
pamięć FLASH można skasować za pomocą
przycisku S1. Szczegóły dotyczące tej proce-
dury zawarte są w nocie katalogowej układu
AT91SAM7S64. Ostatnim ele-
mentem jest wyświetlacz LCD.
Wyświetlacz składa się z dwóch
linii po 16 znaków. Zawiera
włączone podświetlanie w celu
zapewnienia wygodnego od-
czytu w różnych warunkach
oświetleniowych. Potencjometr
R9 służy do regulacji kontrastu
wyświetlacza.
Blok fi ltru generatora arbi-
tralnego.
Schemat układu fi ltru
generatora arbitralnego przed-
stawiony jest na
rysunku 7
.
Układ jest fi ltrem aktywnym
zbudowanym w oparciu o dwa
wzmacniacze operacyjne typu
NE5532. Składa się on z 3
bloków: wzmacniacz wejściowy, które-
go celem jest wzmocnienie sygnału oraz
odseparowanie płytki syntezy DDS od
układu fi ltrującego, układ fi ltru dolnoprze-
pustowego 5. rzędu oraz wzmacniacz wyj-
ściowy zapewniający niską impedancję
wyjściową. Wzmacniacz wejściowy został
zbudowany na wzmacniaczu IC1A oraz
elementach C6, R8, R9. Wzmocnienie
tego stopnia wynosi +2. Układ rezystorów
R1, R2, R3 wytwarza napięcie sztucznej
masy na poziomie VCC/2. Kondensator
C1 usuwa składową zmienną z tego na-
pięcia. Napięcie to jest konieczne do po-
prawnej pracy wzmacniaczy operacyjnych
zasilanych napięciem unipolarnym. Blok ten
nie zawiera kondensatora fi ltrującego skła-
dową stałą na wejściu, gdyż taki kondensator
znajduje się na bloku syntezy DDS (C17). Na
blok fi ltru dolnoprzepustowego składają się
elementy R5–C3, R6–C4, R7–C5, R10–C7
oraz w bloku wejściowym R4–C2. Jest to za-
tem fi ltr piątego rzędu. Układ IC1B pracuje w
układzie fi ltru MFB (z wielokrotnym sprzę-
żeniem zwrotnym). Po bloku fi ltracji sygnał
trafi a na wzmacniacz wyjściowy. Wzmac-
niacz wyjściowy ma za zadanie odseparowa-
nie fi ltru dolnoprzepustowego od obciążenia
dołączonego do układu. Wzmacniacz IC2A
wraz z elementami R11, R12, C8 tworzy
nieodwracający wzmacniacz o wzmocnieniu
+2. Elementy C9, R13 odcinają składową
stałą, pozostawiając tylko przebieg zmienny.
Niewykorzystany wzmacniacz IC2B został
połączony w konfi guracji minimalizującej
samowzbudzenie. Charakterystyka całego
modułu fi ltru przedstawiona jest na
rysunku
C
7
100u
100n
C
9
C
10
47u
C8
10n 1n
100n
C4
7
1
IC1
3
5
X3
5
1
6
X1
2
R7
THS330
8
*
R
1
220
C
1
C
2
Rys. 9
1u 10n
8
. Dolna częstotliwość graniczna wyznaczona
jest przez pojemności C17 (na płytce syntezy
DDS) oraz C6, C8 i C9 i wynosi ona ok. 2 Hz
(–3dB). Górna częstotliwość graniczna (–3dB)
wynosi 4,4kHz. Elementy L1, C10, C11, C12
służą do fi ltracji napięcia zasilającego. Napię-
cie zasilania może mieścić się w granicach 4V
– 16V (maksymalne napięcie zastosowanych
kondensatorów elektrolitycznych).
Stopień wyjściowy syntezy DDS.
W celu od-
separowania syntezy DDS od obciążenia, a
przez to także w celu ochrony układu scalo-
nego, zastosowano wyjściowy bufor szeroko-
pasmowy. Schemat układu pokazany jest na
rysunku 9
. Układ opiera się o wzmacniacz
operacyjny ze sprzężeniem prądowym –
TSH330. Parametry tego wzmacniacza można
znaleźć w Internecie.
Sygnał wyjściowy z syntezy DDS (gniaz-
do X3 na płytce syntezy DDS) trafi a na wej-
ście modułu bufora – gniazdo X1. Rezystor
R3 dopasowuje l
inię transmisyjną zbudowa-
ną z układu przetwornika
DAC, układu AD9854
– fi ltr eliptyczny – prze-
wód 50Ω RG58U – blok
bufora. Jest on konieczny
ze względu na duże często-
tliwości transmitowanego
sygnału, bez niego w linii
pojawiają się odbicia, co
powoduje zniekształcenia
sygnału oraz generację za-
kłóceń. Kondensatory C3
oraz C11 (niezamontowany)
odcinają składową stałą wy-
twarzaną przez obwód sztucz-
nej masy. Obwód sztucznej
masy składa się z rezystorów
R4, R5 oraz R6. Kondensator
C4 fi ltruje napięcie sztucznej
masy i zapobiega przenikaniu
zakłóceń z szyn zasilających
na wejście nieodwracające
wzmacniacza.
Wzmacniacz IC1 jest
wzmacniaczem ze sprzę-
żeniem prądowym. Dobór
rezystorów ustalających
wzmocnienie opierało się o
dane katalogowe, gdyż tyl-
Rys. 7
2
L
1
1
100u
C
10
C
11
C
12
ZAS
100n
47u
100
k
100n
R3
C1
100n
C5
GND
IC1B
6.8k
3
IC1A
6.8
k
10
k
100
k
100p
NE5532N
1
5
R4
C2
2
2
R5
R6
R7
7
1
NE5532N
C3
C4
6
2.2n
2,2k
JP2
2.2n
470p
R8
R
10
6.8k
C7
3
IC2A
JP1
1
1
2
C
6
1n
2
+
IC2B
5
NE5532N
10u
7
10
k
6
NE5532N
R11
C8
10u
18
Maj 2010
Elektronika dla Wszystkich
1
IC1
7
5
6
8
Rys. 8
Projekty AVT
ko przy poprawnym dobraniu rezystora R1
układ jest stabilny, a pasmo przenoszenia nie
zależy od wzmocnienia. Wzmocnienie moż-
na regulować, zmieniając wartość rezystora
R2. Wzmocnienie układu wynosi 6,2 raza.
Obecność elementów C1 oraz C2 uniemoż-
liwia wzmacniaczowi wzmacnianie napięcia
niezrównoważenia oraz napięcia sztucznej
masy. Dla składowej stałej wzmacniacz ma
wzmocnienie równe jeden. C1 został dodat-
kowo zbocznikowany kondensatorem C2 o
znacznie mniejszej pojemności w celu rów-
nomiernego rozkładu wzmocnienia w funk-
cji częstotliwości. Moduł impedancji C2 jest
znacznie mniejszy przy wyższych częstotli-
wościach niż dużego kondensatora C1. W
podobnym celu zostawiono miejsce na płytce
na elementy C6 i C11, jednak współpracujące
z nimi kondensatory 100nF dobrze pracują w
szerokim zakresie częstotliwości. Po testach
modułu konieczne okazało się dodanie obwo-
du R8, C12, który kompensuje spadek ampli-
tudy syntezy DDS w zakresie najwyższych
generowanych częstotliwości. Elementy te
nie są uwzględnione na płytce PCB i należy
je przylutować od strony druku. Filtracja zasi-
lania została zrealizowana na elementach C7,
L1, C8, C9, C10. Różne wartości pojemności
służą zapewnieniu minimalnej impedancji
całego bloku kondensatorów w możliwie naj-
szerszym zakresie częstotliwości. Rezystor
R7 zapewnia dopasowanie do linii zasilającej
obciążenie 50Ω (kanał wejściowy oscylosko-
pu lub analizatora widma z wejściem 50Ω).
Blok zasilacza.
Składa się on z dwóch płytek,
jednej odpowiedzialnej za wyprostowanie na-
pięcia z transformatora, jego wygładzenie oraz
stabilizowanie na poziomie 5V oraz drugiej
– odpowiedzialnej za rozdzielenie napięcia
na poszczególne moduły oraz jego dokładną
fi ltrację. Dodatkowo na płytce zamocowano
gniazdo do podłączenia wentylatora. Schemat
pierwszego obwodu można zobaczyć na
ry-
sunku 10
. Mostek B1 przystosowany jest do
pracy z prądami do 2A. Kondensatory C1 i C2
fi ltrują napięcie zasilające stabilizator. Napię-
cie 5V dostępne jest na wyjściu – gniazdo X-
-2. Stabilizator jest typu 7805 o maksymalnym
prądzie 1A. Uzwojenie wtórne transformatora
podłączone jest z płytką za pomocą gniazda
X-1. Zastosowano transformator o napięciu
12V oraz mocy 12VA. Drugi element układu
zasilania stanowi płytka fi ltrów oraz rozdzie-
lenia napięcia na poszczególne bloki syntezy.
Schemat układu można zobaczyć na
rysunku
11
. Największy prąd pobiera układ syntezy.
Tor zasilania syntezy składa się z dławika L1
oraz kondensatorów C2, C3, C6. Dławik L1
separuje s
yntezę DDS od pozostałych bloków,
składowa zmienna generowana przez pracują-
cą syntezę nie powinna się przedostawać do
torów zasilania innych bloków, szczególnie
wzmacniaczy wyjściowych. Przed dławi-
kiem znajdują się elementy fi ltrujące napięcie
zasilania do modułów mikroprocesora oraz
wzmacniaczy wyjściowych. Procesor został
podpięty bezpośrednio pod dodatnią szynę
zasilania. Wzmacniacz wyjściowy TSH330
oraz wzmacniacz – fi ltr generatora arbitral-
nego zostały wpięte poprzez 100μH dławiki.
Kondensator elektrolityczny C4 to kondensa-
tor typu LOW ESR. Dławik L1 ma indukcyj-
ność 250μH i może pracować z prądami do
1A, rezystancja jego uzwojeń jest pomijalna.
Rezystor R1 ogranicza prąd niebieskiej diody
LED, która jest sygnalizatorem występowania
napięcia zasilającego.
znajduje się przycisk włączający panel ge-
neratora arbitralnego oraz przycisk zamknię-
cia programu. Na samym dole umieszczono
suwak regulacji amplitudy. Zakres regulacji
wynosi 0–4095 dec wartości próbki z krokiem
5 dec.
Wobulator.
Zakładka „SWEEP” pozwala na
liniowe przemiatanie częstotliwości w pełnym
zakresie pracy syntezy z dowolnym krokiem i
z dowolnym czasem na krok. Tego typu opcja
bywa przydatna w badaniu pasma przenosze-
nia fi ltrów itp.
Modulator.
Zakładka „Modulator” służy do
wyboru jednej z wielu modulacji zaaplikowa-
nych w układzie. Modulacje te zostały podzie-
lone na 3 kategorie:
1. Programowe – w których parametry fali noś-
nej oraz sygnały modulujące są generowane
przez oprogramowanie użytkownika (jak np.
dane do wysłania) lub program mikroproce-
sora (analogowe sygnały modulujące).
2. Analogowe – sprzętowe, modulacje analo-
gowe, których sygnał modulujący podawany
jest na wejście analogowe urządzenia (X3).
3. Cyfrowe – sprzętowe, modulacje impulsowe
(z kluczowaniem), których dane wejściowe
podawane są na jedno z gniazd X1 lub X2.
Ze względu na dużą złożoność obliczeń mo-
dulacje programowe (szczególnie analogowe)
nie mają szerokiego pasma. Zdecydowanie
najszybsze są modulacje cyfrowe sprzętowe.
Tryb rejestrowy.
Umożliwia bezpośredni do-
stęp do rejestrów syntezy. Program użytkowni-
ka emuluje wygląd rejestrów syntezy i umoż-
liwia ich ręczną konfi gurację. Nie wszystkie
rejestry są dostępne, nie jest to konieczne do
konfi guracji syntezy. W razie pomyłki lub
dziwnego zachowania się syntezy, spowodo-
wanego błędną konfi guracją, dwa przyciski
na panelu umożliwiają
zresetowanie syntezy i
jej ponowną domyślną
inicjalizację.
Generator arbitralny.
Jest to podprogram słu-
żący do generacji do-
wolnej funkcji napięcia
opisanej matematyczną
funkcją jednej zmien-
nej (drugą zmienną jest
czas). W skład panelu
generatora arbitralnego
wchodzą przyciski z na-
zwami funkcji matema-
tycznych, wartości licz-
bowe oraz możliwość
dodania szumu.
Równanie można
także wpisać ręcznie w
okienku nad panelem
z przyciskami. Dodatkowo
możliwe jest powiększenie
fragmentu przebiegu, obcię-
cie go do pełnego okresu (ma-
nualne oraz automatyczne)
Oprogramowanie
Oprogramowanie urządzenia składa się z
dwóch programów, jeden instalowany jest
na komputerze klasy PC (oprogramowanie
użytkownika), drugi jest zawarty w pamięci
programu mikroprocesora sterującego synte-
zą DDS. Oprogramowanie na PC zapewnia
pełną kontrolę nad urządzeniem. Oprogramo-
wanie użytkownika zostało napisane w pakie-
cie Borland Delphi 6.0. Program składa się z
kilku zakładek służących do sterowania ukła-
dem. Do podstawowych opcji należą:
1. Generator sinusoidalny przestrajany.
2. Wobulator.
3. Modulator (cyfrowy, analogowy).
4. Bezpośredni dostęp do rejestrów syntezy.
5. Generator arbitralny.
Generator.
Zakładka ta pozwala regulować
częstotliwość, amplitudę oraz fazę sygnału si-
nusoidalnego generowanego przez syntezę. Ze
względu na znaczny
zakres przestrajania
wprowadzono sekcję
przycisków służącą
do łatwego zadawa-
nia częstotliwości.
Można także włączyć
oraz wyłączyć auto-
matyczne wysyłanie
nowych danych do
syntezy DDS (opcja
auto update
). Poni-
żej sekcji przycisków
znajduje się regulacja
fazy. Dodatkowe czte-
ry przyciski pozwala-
ją na szybką zmianę
fazy. Ręczny zakres
wynosi od 0˚ do 359˚
z krokiem 1˚. Obok
Rys. 10
Went
L3
Rys. 11
X3-2
ARB-1
ARB-2
1
00u
ARM-2
L
2
TSH-2
100u
X3-1
ARM-1
TSH-1
D1, D2 1N4007
IC1
-
B1
L
1
X1-1
X1-2
D1 D
2
IN OUT
X1-1
250u
5V
GND
C
5
C
4
C
1
C6
C
3
C
2
X2-2
DDS-2
C
1
C2
C
3
C
4
7805
X1-2
220u
LED
10n
100nF
100nF
470p
10n
DDS-1
X2-1
2200u
100n
100n 220u
1
2
Elektronika dla Wszystkich Maj 2010
Maj 2010
119
[ Pobierz całość w formacie PDF ]